CEO Interview with Dr. Sean Wei of Easy-Logic

Source: https://semiwiki.com/eda/easy-logic/375390-ceo-interview-with-dr-sean-wei-of-easy-logic/

Dr. Wei has served as CEO of Easy-Logic since 2020, focusing on building a strong operational foundation for the company. Previously, as CTO, he led the development of the core algorithms and tool architecture for the flagship product EasylogicECO, seamlessly aligning EasylogicECO technology with user needs.

웨이(Wei) 박사는 2020년부터 이지로직(Easy-Logic)의 CEO를 맡아 회사의 탄탄한 운영 기반을 다지는 데 주력해 왔습니다. 이전에는 CTO로서 플래그십 제품인 이지로직ECO(EasylogicECO)의 핵심 알고리즘과 툴 아키텍처 개발을 진두지휘했으며, 이지로직ECO 기술을 사용자 니즈에 완벽하게 부합시켰습니다.

Dr. Wei holds a PhD in Computer Engineering from The Chinese University of Hong Kong and an MSc and BSc in Computer Science and Technology from Tsinghua University.

웨이 박사는 홍콩중문대학교(The Chinese University of Hong Kong)에서 컴퓨터공학 박사 학위를 취득했고, Tsinghua University(칭화대학교)에서 컴퓨터과학기술 석사 및 학사 학위를 받았습니다.

Tell us about your company?

Easy-Logic Technology is a specialist provider of Functional ECO solutions, founded in Hong Kong in 2013. Our core team grew out of the EDA laboratory at The Chinese University of Hong Kong, and our core algorithms won first place in the CAD Contest at ICCAD for three consecutive years (2012–2014).

이지로직 테크놀로지(Easy-Logic Technology)는 2013년 홍콩에서 설립된 기능적 ECO(Functional ECO) 솔루션 전문 기업입니다. 당사의 핵심 팀은 홍콩중문대학교 EDA 연구실 출신들로 구성되어 있으며, 핵심 알고리즘은 ICCAD CAD 콘테스트에서 3년 연속(2012~2014년) 1위를 차지한 바 있습니다.

Building on this research, we develop industrial-grade EDA software. Our Functional ECO technology enables a breakthrough incremental design flow for the ASIC industry. We now serve nearly 100 paying customers, including leading semiconductor design companies in mainland China, Taiwan, the United States, and South Korea.

이러한 연구 성과를 바탕으로 당사는 산업용 등급의 EDA 소프트웨어를 개발하고 있습니다. 당사의 Functional ECO 기술은 ASIC 산업에 획기적인 인크레멘털(incremental, 증분) 설계 플로우를 제공합니다. 현재 중국 본토, 대만, 미국, 한국의 선도적인 반도체 설계 기업을 포함하여 약 100곳에 달하는 유료 고객을 확보하고 있습니다.

What problems are you solving?

We address late-stage logic and functional changes in chip design—known as Functional ECO. Industry data indicates that over 86% of ASICs require two or more tape-outs, with logic and functional issues among the leading causes of tape-out failure.

당사는 칩 설계 과정의 후반부에 발생하는 로직 및 기능 변경 문제, 즉 Functional ECO(설계 변경 주문)를 해결합니다. 업계 데이터에 따르면 ASIC의 86% 이상이 두 번 이상의 테이프아웃(tape-out)을 필요로 하며, 로직 및 기능적 문제들이 테이프아웃 실패의 주원인 중 하나입니다.

ASIC development involves complex stages such as logic synthesis, DFT, and placement&routing. Unexpected bugs, specification changes, or evolving customer requirements can necessitate functional changes late in the process, and re-running the entire design flow can take months and cost millions of dollars. The key challenge is how to make a small, precise functional change without restarting the full flow—that is the purpose of an Engineering Change Order (ECO).

ASIC 개발에는 논리 합성, DFT, 배치 및 배선(P&R)과 같은 복잡한 단계들이 포함됩니다. 프로세스 후반부에 예상치 못한 버그, 사양 변경, 또는 진화하는 고객 요구사항으로 인해 기능적 변경이 불가피해질 수 있으며, 전체 설계 플로우를 처음부터 다시 실행하는 데는 수개월의 시간과 수백만 달러의 비용이 소요될 수 있습니다. 핵심 과제는 전체 플로우를 재시작하지 않고 작고 정밀한 기능적 변경을 수행하는 방법이며, 그것이 바로 ECO의 목적입니다.

Our flagship product, EasylogicECO, applies logic changes directly to the netlist at the current design stage and automatically generates a smaller, optimized patch of logic. This can reduce turnaround time from months to days and integrates seamlessly into existing design flows. It helps preserve timing closure while saving time and engineering resources. Use cases include pre-mask ECO, post-mask ECO (metal ECO), and product revisions or upgrades.

당사의 플래그십 제품인 이지로직ECO는 현재 설계 단계의 넷리스트(netlist)에 로직 변경 사항을 직접 적용하고, 더 작고 최적화된 로직 패치를 자동으로 생성합니다. 이를 통해 소요 시간을 수개월에서 수일로 단축할 수 있으며, 기존 설계 플로우에도 매끄럽게 통합됩니다. 타이밍 클로저(timing closure)를 유지하는 동시에 시간과 엔지니어링 자원을 절약할 수 있습니다. 주요 활용 사례로는 마스크 제작 전 ECO(pre-mask ECO), 마스크 제작 후 ECO(metal ECO), 그리고 제품 리비전 또는 업그레이드가 있습니다.

What application areas are your strongest?

Our strongest area is time-critical Functional ECO for digital chip design—situations where functionality must be changed late in the process, deadlines are tight, and manual fixes are difficult. Examples include correcting issues in complex digital designs such as CPUs, GPUs, DPUs, and SoCs after RTL freeze but before tape-out, and making RTL-driven changes to digital and mixed-signal chips after tape-out.

당사의 가장 강력한 영역은 디지털 칩 설계를 위한 시간 촉박한 Functional ECO입니다. 즉, 프로세스 후반부에 기능을 변경해야 하고, 마감 기한이 촉박하며, 수동 수정이 어려운 상황을 말합니다. 예를 들어 RTL 프리즈(freeze) 이후 테이프아웃 이전 단계에서 CPU, GPU, DPU, SoC와 같은 복잡한 디지털 설계의 문제를 수정하거나, 테이프아웃 이후 디지털 및 혼성 신호(mixed-signal) 칩에 RTL 기반의 변경을 가하는 경우가 이에 해당합니다.

Many existing Functional ECO tools are add-ons to formal verification platforms rather than purpose-built ECO tools. Their capabilities can be constrained by the underlying verification technology, often resulting in long runtimes, limited automation,poor usability, and disappointing results.

기존의 많은 Functional ECO 툴들은 목적에 맞게 특화된 ECO 툴이라기보다는 정형 검증(formal verification) 플랫폼의 부가 기능(add-on)인 경우가 많습니다. 이로 인해 기반 검증 기술의 한계로 인해 긴 런타임, 제한된 자동화, 저조한 사용성, 실망스러운 결과로 이어지는 경우가 종종 있습니다.

Functional ECO is often needed at a critical moment, the tool must be easy to operate, require minimal setup, work out of the box, and deliver high-quality results quickly—ideally in a single run.

Functional ECO는 흔히 매우 중요한 순간에 요구되므로, 툴은 조작이 쉬워야 하고, 최소한의 세팅만 필요로 하며, 즉시 작동하고(out of the box), 고품질의 결과를 빠르게—이상적으로는 단 한 번의 실행으로—제공해야 합니다.

EasylogicECO was developed specifically for these needs. Its purpose-built flow and algorithms increase automation and improve both runtime and patch quality. Tests show it runs several times faster than traditional tools, while producing patches that are, on average, 30% better in quality; in some cases, the improvement exceeds 10×.This enables customers to resolve difficult chip-design issues quickly and efficiently.

이지로직ECO는 정확히 이러한 니즈를 위해 개발되었습니다. 목적에 특화된 플로우와 알고리즘을 통해 자동화 수준을 높이고 런타임과 패치 품질을 모두 개선했습니다. 테스트 결과에 따르면 기존 툴보다 몇 배 더 빠르게 실행되는 동시에, 평균적으로 30 더 우수한 품질의 패치를 생성하며, 어떤 경우에는 개선 폭이 10배를 넘습니다. 이를 통해 고객은 복잡한 칩 설계 문제를 빠르고 효율적으로 해결할 수 있습니다.

What keeps your customers up at night?

As chip complexity grows and schedules tighten, design teams can no longer assume RTL will remain unchanged after freeze. First-pass tape-out success remains a major challenge, and a single logic bug found late can determine whether a product succeeds or fails. When an unexpected issue emerges, customers need to keep the project on schedule while minimizing risk and cost.

칩의 복잡성이 증가하고 일정이 촉박해짐에 따라, 설계 팀은 이제 RTL이 프리즈 이후에도 변경되지 않을 것이라고 가정할 수 없습니다. 첫 시도 만에 테이프아웃에 성공하는 것(first-pass tape-out success)은 여전히 주요 난제이며, 후반부에 발견된 단 하나의 로직 버그가 제품의 성공과 실패를 좌우할 수 있습니다. 예상치 못한 문제가 발생했을 때, 고객은 리스크와 비용을 최소화하면서 프로젝트를 일정대로 유지해야 합니다.

ECO work is unpredictable. Manual ECO requires expertise, is error-prone, hard to debug, may need multiple iterations, and is generally suitable only for simple changes. Some conventional tools are slow, difficult to use, or produce unexpected results. A failed ECO can delay a project or jeopardize the product.

ECO 작업은 예측 불가능합니다. 수동 ECO는 전문성이 요구되고, 실수가 잦으며, 디버깅이 어렵고, 여러 차례의 반복 작업이 필요할 수 있으며, 일반적으로 단순한 변경에만 적합합니다. 일부 전통적인 툴은 속도가 느리고, 사용하기 어렵거나 예상치 못한 결과를 낳습니다. 실패한 ECO는 프로젝트를 지연시키거나 제품을 위태롭게 할 수 있습니다.

Second, backend implementation must still converge. Even when an ECO is generated successfully, an oversized patch can make timing closure and physical implementation difficult. The process can also affect scan chains, low-power structures, or DFT constraints,

둘째, 백엔드 구현이 여전히 수렴(converge)해야 합니다. ECO가 성공적으로 생성되었더라도, 지나치게 큰 패치는 타이밍 클로저와 물리적 구현을 어렵게 만들 수 있습니다. 또한 이 과정은 스캔 체인(scan chains), 저전력 구조, 또는 DFT 제약 조건에 영향을 미칠 수 있습니다.

Finally, the ECO window is often extremely short—sometimes just before tape-out or even after mask release. Engineers may have little opportunity for repeated iterations, so speed, ease of use, and first-run quality are essential.

마지막으로, ECO 윈도우는 대개 극도로 짧습니다—때로는 테이프아웃 직전이거나 심지어 마스크 출시 이후이기도 합니다. 엔지니어들에게 반복 작업을 할 기회가 거의 없을 수 있으므로 속도, 사용 편의성, 그리고 첫 실행 시의 품질이 필수적입니다.

EasylogicECO is designed to address these challenges. Its proprietary, fully automated algorithms quickly generate smaller, optimized logic patches, with a streamlined user experience, short runtimes, and support for multiple design constraints—helping improve ECO success rates.

이지로직ECO는 이러한 과제들을 해결하기 위해 설계되었습니다. 독자적인 완전 자동화 알고리즘을 통해 더 작고 최적화된 로직 패치를 빠르게 생성하며, 간소화된 사용자 경험, 짧은 런타임, 그리고 다양한 설계 제약 조건 지원을 통해 ECO 성공률을 높이는 데 기여합니다.

Competitive landscape and differentiation

Functional ECO is a highly specialized segment of the EDA market, with very few vendors offering automated solutions. In a market dominated by a small number of large vendors, we have established a differentiated position by focusing on logic-level changes late in the design process.

Functional ECO는 EDA 시장에서 매우 특화된 세부 영역으로, 자동화된 솔루션을 제공하는 업체의 수가 매우 적습니다. 소수의 대형 공급업체가 지배하는 시장에서, 당사는 설계 프로세스 후반부의 로직 레벨 변경에 집중함으로써 차별화된 입지를 구축했습니다.

Our technology approach is different. Tools on the market mainly are built as add-ons to formal verification platforms and are constrained by the characteristics of those platforms. EasylogicECO is built around algorithms designed specifically for ECO, delivering improvements in performance and efficiency.

당사의 기술적 접근 방식은 다릅니다. 시장의 툴들은 주로 정형 검증 플랫폼의 부가 기능으로 제작되어 해당 플랫폼의 특성에 제약을 받습니다. 반면 이지로직ECO는 ECO를 위해 특별히 설계된 알고리즘을 중심으로 구축되어 성능과 효율성 측면에서 향상된 성능을 제공합니다.

We also place strong emphasis on customer support. Although EasylogicECO can be integrated directly into an existing ASIC design flow, customers differ in their workflows and design practices. Simplifying tool usage and providing tailored engineering support are therefore important. We focus on two priorities: responding promptly to customer issues and delivering customized support as quickly as possible, so customers can complete ECO tasks with minimal delay and keep product development on schedule.

또한 당사는 고객 지원을 매우 중요하게 생각합니다. 이지로직ECO는 기존 ASIC 설계 플로우에 직접 통합될 수 있지만, 고객마다 워크플로우와 설계 관행이 다릅니다. 따라서 툴 사용법을 간소화하고 맞춤형 엔지니어링 지원을 제공하는 것이 중요합니다. 당사는 두 가지 우선순위에 집중합니다. 즉, 고객 이슈에 신속하게 대응하고 가능한 한 빠르게 맞춤형 지원을 제공하여, 고객이 최소한의 지연으로 ECO 작업을 완료하고 제품 개발을 일정대로 진행할 수 있도록 돕는 것입니다.

In short, Easy-Logic follows a distinct approach in the specialized Functional ECO market. For chip-design companies worldwide, we offer a focused, reliable alternative for late-stage logic changes—without dependence on a single EDA vendor.

요약하자면, 이지로직은 특화된 Functional ECO 시장에서 독자적인 접근 방식을 취하고 있습니다. 전 세계 칩 설계 기업들에게 단일 EDA 공급업체에 종속되지 않고 후반부 로직 변경을 위한 집중적이고 신뢰할 수 있는 대안을 제공합니다.

What new features or technologies are you working on?

At the late stages of chip design, ECO tasks often arise under severe time pressure, while conventional methods may struggle to deliver results efficiently. Customers increasingly expect not just a tool that can perform an ECO, but one that can produce high-quality results quickly and predictably. We continue to advance both our products and our overall design-flow capabilities to meet increasingly complex needs.

칩 설계의 후반부에는 ECO 작업이 극심한 시간 압박 속에서 발생하는 경우가 많은 반면, 기존 방법들은 효율적으로 결과를 도출하는 데 어려움을 겪을 수 있습니다. 고객들은 단순히 ECO를 수행할 수 있는 툴뿐만 아니라, 고품질의 결과를 빠르고 예측 가능하게 산출할 수 있는 툴을 점점 더 기대하고 있습니다. 당사는 날로 복잡해지는 요구사항을 충족하기 위해 제품과 전반적인 설계 플로우 역량을 지속적으로 발전시키고 있습니다.

We have introduced EasyAI ECO Suite, which integrates AI engines throughout the ECO workflow. Its first three intelligent engines are:

• Auto Partition intelligently divides very large circuits into solvable subproblems, reducing patch size by more than 20% on average and by as much as 90% in some cases.
• Learning / I-Learning progressively searches for better structures across iterations, reducing patch size by more than 20% on average.
• Smart Caching reuses results from previous runs and can reduce runtime by up to 80% in multi-iteration scenarios.

당사는 ECO 워크플로우 전반에 AI 엔진을 통합한 이지 AI ECO 스위트(EasyAI ECO Suite)를 도입했습니다. 최초의 세 가지 지능형 엔진은 다음과 같습니다.

• 오토 파티션(Auto Partition): 매우 큰 회로를 풀 수 있는 하위 문제로 지능적으로 분할하여, 패치 크기를 평균 20% 이상, 경우에 따라서는 최대 90%까지 줄여줍니다.
• 러닝 / 아이러닝(Learning / I-Learning): 반복 과정을 거치며 더 나은 구조를 점진적으로 탐색하여 패치 크기를 평균 20% 이상 단축합니다.
• 스마트 캐싱(Smart Caching): 이전 실행의 결과를 재사용하여 다중 반복 시나리오에서 런타임을 최대 80%까지 단축할 수 있습니다.

The solution has been validated in real projects at several leading chip-design companies. It is designed to address key limitations of conventional ECO approaches in patch size, runtime, and timing accuracy.

이 솔루션은 여러 선도적인 칩 설계 기업의 실제 프로젝트에서 검증되었습니다. 패치 크기, 런타임, 타이밍 정확도 측면에서 기존 ECO 접근 방식의 주요 한계를 극복하도록 설계되었습니다.

At the flow level, we are also expanding toward a comprehensive suite of incremental design tools. EasylogicECO currently supports Functional ECO, Scan Chain ECO, Low Power ECO, and Metal ECO. We are continuing to develop capabilities for Clock Tree ECO, Placement ECO, Timing ECO, and Routing ECO, with the goal of building an incremental design tool chain that covers the full range of late-stage chip changes.

플로우 측면에서, 당사는 포괄적인 인크레멘털 설계 툴 스위트로 영역을 확장하고 있습니다. 이지로직ECO는 현재 Functional ECO, Scan Chain ECO, Low Power ECO, Metal ECO를 지원하고 있습니다. 후반부 칩 변경의 전 범위를 아우르는 인크레멘털 설계 툴 체인 구축을 목표로 Clock Tree ECO, Placement ECO, Timing ECO, Routing ECO에 대한 기능을 계속해서 개발하고 있습니다.

How do customers normally engage with your company?

Customers typically work with Easy-Logic through software licensing. They first evaluate the tool in their own design environment to confirm that EasylogicECO meets their specific requirements. After a successful evaluation, the parties generally proceed with an annual license. Other flexible engagement models are also available and can be discussed based on each customer’s needs.

고객들은 대개 소프트웨어 라이선스를 통해 이지로직-로직과 협력합니다. 고객은 먼저 자사의 설계 환경에서 툴을 평가하여 이지로직ECO가 자신들의 특정 요구사항을 충족하는지 확인합니다. 성공적인 평가가 이루어지면 양측은 일반적으로 연간 라이선스 계약을 체결합니다. 각 고객의 니즈에 따라 논의 가능한 다양한 유연한 협력 모델도 준비되어 있습니다.

Companies with Functional ECO requirements are welcome to contact us:
Phone: 714-287-5154
Email: info@easylogiceda.com
Website: https://www.easylogiceda.com/en