Interview with David Tester VP of Engineering Mach42

Source: https://semiwiki.com/eda/mach42/375789-interview-with-david-tester-vp-of-engineering-mach42/

David Tester is the VP of Engineering at Mach42, with 30 years of experience in semiconductor development, engineering leadership, and business growth. As Chief Engineer at EnSilica, he helped transform the company from a design consultancy into a publicly listed fabless semiconductor business, scaling the organisation to more than 200 employees and delivering automotive-grade products to global markets. Previously, he founded Air Semiconductor, raising $10 million in venture funding and leading development of the world’s first embedded GPS receiver for digital cameras. David is a Fellow of the IET, a Chartered Engineer, and inventor on 20 granted patents.

데이비드 테스터(David Tester)는 반도체 개발, 엔지니어링 리더십, 비즈니스 성장에 걸쳐 30년의 경력을 보유한 Mach42의 엔지니어링 부사장입니다. 인실리카(EnSilica)의 수석 엔지니어로서 그는 회사가 디자인 컨설팅 업체에서 상장 팹리스 반도체 기업으로 성장하는 것을 도왔으며, 조직을 200명 이상의 직원 규모로 확장하고 글로벌 시장에 오토모티브 등급 제품을 공급했습니다. 그 이전에는 에어 반도체(Air Semiconductor)를 창업하여 1,000만 달러의 벤처 투자를 유치하고 디지털 카메라용 세계 최초의 임베디드 GPS 수신기 개발을 이끌었습니다. 데이비드 테스터는 영국 공학회(IET) 펠로우이자 공인 엔지니어(Chartered Engineer)이며, 20건의 등록 특허를 보유한 발명가이기도 합니다.

What brought you to Mach42?

For many years, analog IC design has used modelling languages such as Verilog-A to create first-order models of analog blocks and analog subsystems in top-down methodologies before detailed circuit design starts.  Often timescale pressures mean these models are either not maintained, or they don’t model the detailed behaviour of completed circuits. As a result, subsystem and full-chip functional simulations are run with every circuit using the pre-layout schematic views of the design, resulting in detailed and accurate, but slow, simulations limiting the scope of these essential simulations.

오랫동안 아날로그 IC 설계에서는 상세한 회로 설계가 시작되기 전에 탑다운(top-down) 방법론으로 아날로그 블록 및 서브시스템의 1차 모델을 생성하기 위해 Verilog-A 같은 모델링 언어를 사용해 왔습니다. 흔히 일정 압박 때문에 이러한 모델들이 유지보수되지 않거나 완성된 회로의 상세한 동작을 모델링하지 못하는 경우가 많습니다. 그 결과, 서브시스템 및 풀칩(full-chip) 기능 시뮬레이션은 설계의 사전 레이아웃 회로도(schematic) 뷰를 사용하여 모든 회로와 함께 실행됩니다. 이로 인해 상세하고 정확하지만 속도가 느린 시뮬레이션이 수행되어, 이러한 필수적인 시뮬레이션의 범위가 제한됩니다.

Following layout, the gulf between these hand-written Verilog-A models and the post-layout extracted view of circuits can be even wider. Those all-important full-chip signoff simulations using extracted views become ever closer to the performance which will be seen post-silicon in the lab, but simulation run-times slow even further.

레이아웃 이후에는 이 수작업으로 작성된 Verilog-A 모델과 회로의 포스트 레이아웃 추출(extracted) 뷰 사이의 간격이 더욱 벌어질 수 있습니다. 추출된 뷰를 사용하는 그토록 중요한 풀칩 사인오프(signoff) 시뮬레이션은 실험실의 실리콘 이후(post-silicon)에서 보게 될 성능에 점점 더 가까워지지만, 시뮬레이션 실행 시간은 더욱 느려집니다.

Mach42 is pursuing a different approach and advocating that circuit design is followed by complete use of the hand-written Verilog-A model replaced by a machine-generated neural network model, whose behaviour has been trained by the schematic circuit simulations.  This model simulates with less compute than the schematic view of the circuit, but it retains the actual detailed circuit behaviour, with accuracy within a few percent of the actual design.  With post-layout extracted views, these modelling gains become ever more significant.

Mach42는 다른 접근 방식을 추구하며, 수작업으로 작성된 Verilog-A 모델을 완전히 사용하는 대신 회로도 회로 시뮬레이션을 통해 동작이 학습된 기계학습(ML) 기반 신경망 모델로 대체하는 방식을 옹호합니다. 이 모델은 회로의 회로도 뷰보다 적은 연산량으로 시뮬레이션을 수행하면서도 실제 설계의 몇 퍼센트 이내의 정확도를 유지하며 실제 상세한 회로 동작을 유지합니다. 포스트 레이아웃 추출 뷰를 사용할 경우 이러한 모델링의 이점은 훨씬 더 커집니다.

As a result, the Mach42 models generated by ML are just as accurate as transistor-level simulations, but they simulate orders of magnitude faster, enabling design teams to drastically increase the number and complexity of their chip sign-off simulations. This ingenuity is the reason I joined Mach42.

그 결과, ML을 통해 생성된 Mach42 모델은 트랜지스터 레벨 시뮬레이션만큼 정확하면서도 자릿수가 다른 수준으로 빠르게 시뮬레이션을 수행하므로, 설계 팀이 칩 사인오프 시뮬레이션의 수와 복잡성을 대폭 늘릴 수 있습니다. 이러한 독창성이 바로 제가 Mach42에 합류한 이유입니다.

 What is the biggest challenge your customer is facing?

The biggest challenge is product complexity and the risks associated with bringing products to market against challenging timescales. This is definitely not a new problem; it’s a problem which already existed at the start of my career 30 years ago!  However, product complexity is so challenging now that the impact of silicon respins can devastate the commercial case for many products.

가장 큰 과제는 제품의 복잡성과 촉박한 일정 속에서 제품을 시장에 출시하는 것과 관련된 리스크입니다. 이는 결코 새로운 문제가 아니며, 30년 전 제 경력이 시작될 때 이미 존재했던 문제입니다! 하지만 오늘날에는 제품의 복잡성이 너무나 까다로워져서 실리콘 리스핀(respin)이 많은 제품의 상업적 타당성을 완전히 파괴할 수 있습니다.

Why is your approach to solving this problem unique?

Mach42 is bringing machine learning and fast neural network surrogates into the modelling of analog IC designs, combining ML technologies, which have already been proven in other markets, into analog IC design.

Mach42는 기계학습과 고속 신경망 서러게이트(surrogate)를 아날로그 IC 설계 모델링에 도입하고 있으며, 다른 시장에서 이미 검증된 ML 기술을 아날로그 IC 설계에 결합하고 있습니다.

What other approaches are being used to solve this problem?

Brute force, usually.  Too often the conflict between product development timescales and circuit simulations needed to evidence that specifications are met is addressed by limiting the ambition of these all-important signoff level simulations and increasing pre-silicon risks.  Where greater CPU compute power can be applied, it often is, but running these simulations 100% at transistor-level is a huge compute task and those simulations are often already running on machines with the best CPU’s and plenty of memory.

대개 무식한 방법(Brute force)을 씁니다. 제품 개발 일정과 사양 충족을 입증하는 데 필요한 회로 시뮬레이션 간의 갈등은 너무나 자주 이토록 중요한 사인오프 레벨 시뮬레이션의 범위를 제한하고 프리실리콘(pre-silicon) 리스크를 증가시키는 방식으로 다뤄집니다. 더 많은 CPU 연산 능력을 적용할 수 있는 경우 그렇게 하기도 하지만, 이러한 시뮬레이션을 트랜지스터 레벨에서 100% 실행하는 것은 엄청난 연산 작업이며, 해당 시뮬레이션들은 대개 이미 최고의 CPU와 풍부한 메모리를 갖춘 기기에서 실행되고 있습니다.

We have a different perspective.  We believe the best place to find problems is pre-silicon, and the ambitions for pre-tapeout simulations should be increasing not decreasing, but without compromising accuracy of simulations results.

우리는 다른 관점을 가지고 있습니다. 우리는 문제를 발견하기 가장 좋은 시점이 프리실리콘 단계라고 믿으며, 테이프아웃(tape-out) 전 시뮬레이션에 대한 포부는 시뮬레이션 결과의 타협 없이 오히려 증가해야 한다고 봅니다.

What challenges will your customers face in the near future?

The challenges mentioned will all apply to our customers. The combination of product complexity and challenging development timelines can create a perfect storm, with pressures to decrease the scope and ambitions for pre-manufacture simulations of these products.  Experience has proven time and time again: the best way to de-risk developments and launch products on schedule is to increase the scope of pre-silicon simulations, not decrease it. That’s the end-user problem Mach42 is solving.

언급된 과제들은 모두 우리 고객들에게 적용될 것입니다. 제품 복잡성과 촉박한 개발 일정의 결합은 완벽한 폭풍을 만들어내며, 이러한 제품들의 제조 전 시뮬레이션 범위와 포부를 줄여야 한다는 압박으로 이어집니다. 개발의 리스크를 줄이고 일정에 맞춰 제품을 출시하는 가장 좋은 방법은 프리실리콘 시뮬레이션의 범위를 줄이는 것이 아니라 늘리는 것이라는 점이 경험을 통해 거듭 증명되었습니다. 그것이 바로 Mach42가 해결하고 있는 최종 사용자 문제입니다.

How has AI changed your business strategy?

We are delivering infrastructure that enables existing and future AI based orchestration solutions to explore designs in much greater depth and far more extensive coverage within shorter time frames, lowering technical and financial risk and time to market. Leveraging artificial intelligence and machine learning is key to this work.

우리는 기존 및 미래의 AI 기반 오케스트레이션 솔루션이 더 짧은 시간 안에 훨씬 더 깊이 있는 설계와 훨씬 더 광범위한 커버리지를 탐색할 수 있도록 지원하는 인프라를 제공함으로써 기술적·재정적 리스크와 출시 소요 시간(time to market)을 낮추고 있습니다. 인공지능과 기계학습을 활용하는 것이 이 작업의 핵심입니다.