Comparison of TSMC CoWoS-S, CoWoS-R, and CoWoS-L
Chip-on-Wafer-on-Substrate, commonly called CoWoS, is an advanced packaging platform developed by TSMC. It allows processors, chiplets, and high-bandwidth memory stacks to be integrated within a single package. CoWoS has become especially important for artificial-intelligence accelerators and high-performance computing systems, where processors need enormous memory bandwidth and fast die-to-die communication. The platform has three major variants: CoWoS-S, CoWoS-R, and CoWoS-L. Their main difference is the structure used to connect the components.
칩-온-웨이퍼-온-서브스트레이트(Chip-on-Wafer-on-Substrate), 흔히 CoWoS로 불리는 이 기술은 TSMC가 개발한 첨단 패키징 플랫폼입니다. 이를 통해 프로세서, 칩릿, 그리고 고대역폭 메모리 스택을 단일 패키지 안에 통합할 수 있습니다. CoWoS는 프로세서가 거대한 메모리 대역폭과 빠른 다이 대 다이 통신을 필요로 하는 인공지능 가속기 및 고성능 컴퓨팅 시스템에서 특히 중요해졌습니다. 이 플랫폼에는 CoWoS-S, CoWoS-R, CoWoS-L의 세 가지 주요 변형이 있습니다. 이들의 주된 차이점은 구성 요소를 연결하는 데 사용되는 구조에 있습니다.
CoWoS-S is the original and most mature variant. The “S” refers to its silicon interposer, a large piece of silicon positioned beneath the logic chips and HBM stacks. Fine metal connections fabricated in the interposer provide very dense routing between these components. Through-silicon vias carry electrical signals and power vertically through the interposer to the package substrate.
CoWoS-S는 원조이자 가장 성숙한 변형입니다. "S"는 로직 칩과 HBM 스택 아래에 위치한 대형 실리콘 조각인 실리콘 인터포저를 의미합니다. 인터포저에 제작된 미세한 금속 연결부는 이 구성 요소들 사이에 매우 조밀한 배선을 제공합니다. 실리콘 관통 전극(TSV)은 전기 신호와 전력을 인터포저를 통과해 패키지 기판으로 수직 전달합니다.
The principal advantage of CoWoS-S is its excellent electrical performance. Silicon manufacturing supports very fine wiring, enabling high connection density, low latency, and efficient data transfer. Embedded deep-trench capacitors can also stabilize power delivery to demanding processors. These characteristics make CoWoS-S suitable for high-end products requiring predictable performance and extremely wide memory interfaces. Its technology and manufacturing processes are also well established.
CoWoS-S의 주된 장점은 뛰어난 전기적 성능입니다. 실리콘 제조는 매우 미세한 배선을 지원하여 높은 연결 밀도, 낮은 지연 시간, 효율적인 데이터 전송을 가능하게 합니다. 내장된 심층 트렌치 커패시터(deep-trench capacitor)는 까다로운 프로세서에 대한 전력 공급을 안정화할 수도 있습니다. 이러한 특성 덕분에 CoWoS-S는 예측 가능한 성능과 극도로 넓은 메모리 인터페이스가 필요한 하이엔드 제품에 적합합니다. 기술과 제조 공정도 잘 정립되어 있습니다.
However, producing a very large silicon interposer is difficult and expensive. As AI processors grow and incorporate more computing dies and HBM stacks, the required interposer may exceed the dimensions of a conventional lithography reticle. TSMC can combine exposures using mask stitching, but manufacturing complexity and the possibility of defects increase with interposer size. These constraints make continued scaling challenging.
그러나 매우 큰 실리콘 인터포어를 생산하는 것은 어렵고 비용이 많이 듭니다. AI 프로세서가 커지고 더 많은 연산 다이와 HBM 스택을 통합함에 따라, 필요한 인터포저는 기존 노광 장비(리소그래피 레티클)의 크기를 초과할 수 있습니다. TSMC는 마스크 스티칭을 사용하여 노광을 결합할 수 있지만, 인터포저 크기가 커짐에 따라 제조 복잡성과 결함 가능성도 증가합니다. 이러한 제약으로 인해 지속적인 스케일링이 어려워지고 있습니다.
CoWoS-R replaces the large silicon interposer with a redistribution-layer interposer. This structure uses layers of copper wiring and polymer dielectric material to connect the components. Because it does not depend on one large silicon die, an RDL interposer can be expanded more easily to support larger packages. It is also mechanically flexible, which can reduce stress and improve the integrity of package connections.
CoWoS-R은 대형 실리콘 인터포저를 재배선층(RDL) 인터포저로 대체합니다. 이 구조는 구리 배선과 폴리머 유전체 재료의 층을 사용하여 구성 요소를 연결합니다. 하나의 거대한 실리콘 다이에 의존하지 않기 때문에, RDL 인터포저는 더 큰 패키지를 지원하도록 보다 쉽게 확장할 수 있습니다. 또한 기계적으로 유연하여 응력을 줄이고 패키지 연결의 무결성을 향상시킬 수 있습니다.
The trade-off is that CoWoS-R generally has less routing density than CoWoS-S. Its wiring dimensions are larger, so it may not be ideal for the most demanding short-distance die-to-die interfaces. Nevertheless, it provides good signal and power integrity and can be attractive for large HPC systems that prioritize package scalability, design simplicity, and potentially lower manufacturing cost. CoWoS-R entered volume production in 2023.
단점은 CoWoS-R이 일반적으로 CoWoS-S보다 배선 밀도가 낮다는 것입니다. 배선 치수가 더 크기 때문에 가장 까다로운 단거리 다이 대 다이 인터페이스에는 이상적이지 않을 수 있습니다. 그럼에도 불구하고 우수한 신호 및 전력 무결성을 제공하며, 패키지 확장성, 설계 단순성, 잠재적으로 낮은 제조 원가를 우선시하는 대형 HPC 시스템에 매력적일 수 있습니다. CoWoS-R은 2023년에 양산에 돌입했습니다.
CoWoS-L combines features of both approaches. It uses an RDL-based interposer for broad package-level routing while embedding small pieces of silicon called local silicon interconnects, or LSIs, at selected locations. These silicon bridges provide dense connections between adjacent logic dies or between processors and memory where the highest bandwidth is needed. Less critical connections can travel through the surrounding RDL structure.
CoWoS-L은 두 접근 방식의 특징을 결합합니다. 패키지 수준의 광범위한 배선에는 RDL 기반 인터포저를 사용하는 한편, 특정 위치에는 로컬 실리콘 인터커넥트(LSI)라고 불리는 작은 실리콘 조각들을 내장합니다. 이러한 실리콘 브릿지는 최고 대역폭이 필요한 인접 로직 다이 간 또는 프로세서와 메모리 간의 고밀도 연결을 제공합니다. 덜 중요한 연결은 주변의 RDL 구조를 통과할 수 있습니다.
This hybrid design gives CoWoS-L an important balance. It approaches the connection density and electrical performance of CoWoS-S in critical areas without requiring a single enormous silicon interposer. At the same time, it retains much of the scalability and flexibility associated with CoWoS-R. CoWoS-L can also incorporate embedded deep-trench capacitors and other specialized components to improve power delivery and package functionality.
이 하이브리드 설계는 CoWoS-L에 중요한 균형을 제공합니다. 단일한 거대한 실리콘 인터포저를 요구하지 않으면서도 중요한 영역에서 CoWoS-S의 연결 밀도 및 전기적 성능에 접근합니다. 동시에 CoWoS-R과 연관된 확장성과 유연성의 많은 부분을 유지합니다. 또한 CoWoS-L은 내장형 심층 트렌치 커패시터 및 기타 특수 구성 요소를 통합하여 전력 공급과 패키지 기능을 향상시킬 수 있습니다.
CoWoS-L is therefore particularly well suited to the direction of modern AI hardware. Future accelerators may contain several computing chiplets, larger numbers of HBM stacks, and increasingly complex communication networks. A full silicon interposer may become impractical at these dimensions, while a pure RDL interposer may not provide sufficient density at every interface. The selective placement of LSIs addresses both problems. TSMC began volume production of CoWoS-L in 2024 and is developing increasingly large implementations.
따라서 CoWoS-L은 현대 AI 하드웨어의 발전 방향에 특히 잘 부합합니다. 미래의 가속기는 여러 개의 연산 칩릿, 더 많은 수의 HBM 스택, 그리고 점점 더 복잡해지는 통신 네트워크를 포함할 수 있습니다. 이러한 크기에서는 완전한 실리콘 인터포저가 비실용적일 수 있는 반면, 순수 RDL 인터포저는 모든 인터페이스에서 충분한 밀도를 제공하지 못할 수 있습니다. LSI의 선택적 배치는 이 두 가지 문제를 모두 해결합니다. TSMC는 2024년에 CoWoS-L 양산을 시작했으며 점점 더 대형화된 구현을 개발하고 있습니다.
Bottom line: CoWoS-S offers the greatest maturity and consistently dense silicon routing but faces size and cost limitations. CoWoS-R emphasizes scalability, flexibility, and simpler large-package construction, with lower connection density. CoWoS-L provides a hybrid solution, concentrating silicon-level performance where it is most valuable while using RDL technology throughout the rest of the package. Consequently, CoWoS-L is emerging as the most promising option for very large, next-generation AI accelerators, although all three variants remain useful because different products have different performance, cost, and manufacturing requirements.
요약하자면, CoWoS-S는 가장 큰 성숙도와 일관되게 조밀한 실리콘 배선을 제공하지만 크기 및 비용 한계에 직면해 있습니다. CoWoS-R은 낮은 연결 밀도를 가지는 대신 확장성, 유연성, 그리고 더 단순한 대형 패키지 구성을 강조합니다. CoWoS-L은 하이브리드 솔루션을 제공하여 가장 가치 있는 곳에 실리콘 수준의 성능을 집중시키는 동시에 패키지의 나머지 부분에는 RDL 기술을 사용합니다. 결과적으로, 제품마다 성능, 비용, 제조 요구사항이 다르기 때문에 세 가지 변형 모두 유용하게 남아겠지만, CoWoS-L은 매우 대형인 차세대 AI 가속기를 위한 가장 유망한 옵션으로 부상하고 있습니다.
