High-NA’s Obituary Was Premature
Source: https://semiwiki.com/semiconductor-manufacturers/375803-high-nas-obituary-was-premature/
High numerical aperture EUV lithography was supposed to be the next step in semiconductor manufacturing. Then came the doubts: expensive scanners, smaller exposure fields, difficult economics and big customers finding ways to stretch existing equipment. It became tempting to confuse a delayed adoption curve with a technology running out of road.
하이 NA EUV 리소그래피(High-numerical aperture EUV lithography)는 반도체 제조의 다음 단계가 될 것으로 기대를 모았습니다. 그러나 이내 회의적인 시선이 대두되었습니다. 고가의 노광 장비(스캐너), 축소된 노광 필드, 까다로운 경제성, 그리고 기존 장비를 최대한 쥐어짜 내 활용할 방법을 찾아낸 주요 고객사들의 행보가 그것이었습니다. 이로 인해 도입 지연 곡선(adoption curve)을 기술의 한계 도달과 혼동하기 쉬워졌습니다.
Recent announcements make that conclusion harder to defend. Intel is shipping products patterned partly with High-NA. Samsung has outlined a production timetable. TSMC has recently announced plans to adopt and joined an effort to address one of the technology’s structural limitations. High-NA still has plenty to prove, but its obituary looks premature.
하지만 최근의 발표들은 그러한 결론을 내리기 어렵게 만들고 있습니다. 인텔은 하이 NA를 일부 적용하여 패턴을 형성한 제품들을 출하하고 있습니다. 삼성전자는 양산 일정을 밝혔으며, TSMC는 최근 도입 계획을 발표하는 한편 이 기술의 구조적 한계 중 하나를 해결하기 위한 노력에 동참했습니다. 하이 NA는 여전히 증명해야 할 것들이 많지만, 그 부고(obituary)를 쓰기에는 시기가 너무 이른 것으로 보입니다.
The strongest evidence comes from Intel. In July, ASML announced that selected layers of a subset of Panther Lake processors were being manufactured using High-NA EUV. Those layers were dual-qualified against conventional EUV, with yields matching the existing NXE platform. That matters more than a demonstration wafer: it places the technology inside a shipping product flow, where repeatability, availability and manufacturing discipline become unavoidable requirements. It does not mean every Panther Lake processor uses High-NA, or that Intel 18A depends on it.
가장 강력한 증거는 인텔에서 나옵니다. 지난 7월, ASML은 펜서 레이크(Panther Lake) 프로세서 하위 집합의 특정 층(selected layers)이 하이 NA EUV를 사용하여 제조되고 있다고 발표했습니다. 해당 층들은 기존 EUV에 대해 이중 검증(dual-qualified)을 거쳤으며, 기존 NXE 플랫폼과 동등한 수율을 기록했습니다. 이는 단순한 시연용 웨이퍼보다 훨씬 중요합니다. 이 기술이 실제 양산 제품 공정 흐름에 안착했음을 의미하며, 이 과정에서 반복성, 가동률, 그리고 제조 규율은 필수적인 요건이 되기 때문입니다. 그렇다고 모든 펜서 레이크 프로세서가 하이 NA를 사용한다거나 인텔 18A 공정이 이에 의존한다는 뜻은 아닙니다.
By September, Intel and ASML reported more than one million wafers processed across certification, research, development and production. That qualification matters: the figure is not one million customer production wafers. Nevertheless, the companies said overlay, throughput and availability were meeting Intel’s expectations. The useful signal is accumulated operating experience, rather than a single impressive number. High-NA is moving from proving that it can print toward proving that it can earn its place in a factory.
9월 무렵, 인텔과 ASML은 인증, 연구, 개발, 생산을 통틀어 100만 장이 넘는 웨이퍼가 처리되었다고 보고했습니다. 이 검증 수치는 중요합니다. 물론 이 숫자가 100만 장의 고객 양산용 웨이퍼를 의미하는 것은 아닙니다. 그럼에도 불구하고 양사는 오버레이, 처리량(throughput), 가동률이 인텔의 기대치를 충족하고 있다고 밝혔습니다. 여기서 유용한 신호는 단 하나의 인상적인 숫자가 아니라 축적된 운영 경험입니다. 하이 NA는 '인쇄할 수 있음'을 증명하는 단계에서 공장에서 '제 몫을 해낼 수 있음'을 증명하는 단계로 이동하고 있습니다.
The underlying attraction remains straightforward. Increasing numerical aperture from 0.33 to 0.55 improves resolution, allowing finer features to be patterned. Where that replaces multiple exposures and associated processing steps, the economics can extend beyond scanner throughput. Fewer operations can potentially reduce process complexity and opportunities for variation. The relevant comparison is therefore the cost and yield of the complete patterning sequence, rather than the purchase price of one machine. Whether those benefits materialise remains specific to the layer and manufacturing process.
기저에 깔린 매력은 여전히 단순합니다. 개구수(numerical aperture)를 0.33에서 0.55로 높이면 해상도가 향상되어 더 미세한 패턴을 구현할 수 있습니다. 이것이 다중 패터닝(multiple exposures)과 그에 수반되는 공정 단계들을 대체하는 곳에서는, 경제적 효과가 스캐너 처리량을 넘어설 수 있습니다. 작업 공정이 줄어들면 공정 복잡성과 변동성이 발생할 여지를 잠재적으로 줄일 수 있습니다. 따라서 적절한 비교 대상은 단일 장비의 구매 가격이 아니라 전체 패터닝 시퀀스의 비용과 수율이 됩니다. 이러한 이점이 실제로 실현될지는 개별 층과 제조 공정에 따라 다릅니다.
The complications are equally real. High-NA’s anamorphic optics halve the exposure field when using today’s mask format. Large designs consequently face layout constraints or stitching requirements. Intel says current masks remain usable through appropriate floorplanning and its stitching solutions. Longer term, ASML and TSMC are pursuing 12-inch photomasks, with a pilot line targeted for 2031 and advanced-node production readiness for 2033. Those dates show both industry commitment and the amount of ecosystem work still ahead.
복잡성 또한 현실입니다. 하이 NA의 아나모픽(anamorphic) 광학계는 오늘날의 마스크 포맷을 사용할 경우 노광 필드를 절반으로 줄입니다. 그 결과 대형 디자인은 레이아웃 제약이나 스티칭(stitching) 요구 사항에 직면하게 됩니다. 인텔은 적절한 플랜닝과 자사의 스티칭 솔루션을 통해 현재의 마스크를 계속 사용할 수 있다고 말합니다. 장기적으로 볼 때 ASML과 TSMC는 12인치 포토마스크를 추진하고 있으며, 2031년 파일럿 라인 가동과 2033년 첨단 노드 양산 준비를 목표로 하고 있습니다. 이러한 일정은 산업계의 의지와 함께 생태계 차원에서 여전히 해결해야 할 과제가 얼마나 많이 남아 있는지를 보여줍니다.
TSMC’s position is particularly revealing. The company intends to introduce High-NA into advanced-node volume manufacturing starting in 2030. On its October earnings call, chairman and chief executive C.C. Wei emphasised maturity and reasonable cost as conditions for adoption. That is consistent with a manufacturer choosing its insertion point according to production economics. Being first to install a tool and being first to extract an attractive return are different achievements.
TSMC의 입장은 특히 시사하는 바가 큽니다. TSMC는 2030년부터 첨단 노드 양산에 하이 NA를 도입할 계획입니다. C.C. 웨이(C.C. Wei) 회장 겸 최고경영자(CEO)는 10월 실적 발표 컨퍼런스 콜에서 도입 조건으로 성숙도와 합리적인 비용을 강조했습니다. 이는 생산 경제성에 따라 장비 투입 시점을 선택하는 제조업체의 행보와 일치합니다. 장비를 가장 먼저 설치하는 것과 매력적인 투자 수익을 가장 먼저 거두어들이는 것은 별개의 성과입니다.
Samsung, meanwhile, plans to introduce High-NA into DRAM volume manufacturing by 2028. Together, these schedules suggest staggered adoption across customers and applications, rather than a universal switchover. Existing EUV will continue improving and competing for layers. High-NA must win each allocation through measurable manufacturing advantages.
한편 삼성전자는 2028년까지 DRAM 양산에 하이 NA를 도입할 계획입니다. 이러한 일정들을 종합해 보면, 범용적인 일괄 전환(universal switchover)보다는 고객사와 응용 분야별로 도입 시기가 엇갈리는 형태로 진행될 것임을 시사합니다. 기존 EUV는 계속해서 성능을 개선하며 각 공정 층을 차지하기 위해 경쟁할 것입니다. 하이 NA는 측정 가능한 제조상 우위를 통해 매 공정 배정을 쟁취해야만 합니다.
Bottom line: For chipmakers, the next questions are practical: which layers benefit, how reliably the scanner runs, what changes are required upstream and downstream, and whether savings survive full production accounting. Those answers will determine deployment speed more convincingly than either launch announcements or sceptical headlines. The evidence increasingly supports High-NA’s future, while leaving its commercial pace open. The technology has gained credibility through production experience, but broad adoption will still require sustained, demonstrable economic value at scale.
결론적으로, 칩 제조사들에게 던져지는 다음 질문들은 실용적인 것들입니다: 어떤 층이 혜택을 보는지, 스캐너가 얼마나 안정적으로 가동되는지, 상·하류 공정에서 어떤 변화가 요구되는지, 그리고 전면적인 양산 회계 처리 과정에서도 비용 절감 효과가 살아남는지 하는 점들입니다. 이러한 질문들에 대한 답변은 출시 발표나 회의적인 헤드라인보다 훨씬 더 설득력 있게 도입 속도를 결정하게 될 것입니다. 여러 증거는 하이 NA의 미래를 점점 더 뒷받침하고 있으나, 상업적 채택 속도는 여전히 열려 있습니다. 이 기술은 생산 경험을 통해 신뢰성을 얻었으나, 광범위한 채택을 위해서는 규모의 경제 속에서 지속적이고 입증 가능한 경제적 가치를 계속해서 증명해 보여야 할 것입니다.
