Moving Beyond AI-Assisted Design – Agentrys Shows the Way with Agentic Loop Engineering

Source: https://semiwiki.com/eda/agentrys/375112-agentrys-shows-the-way-with-agentic-loop-engineering/

At Hot Chips 2026, OpenAI presented Jalapeño, an inference ASIC built with AI in the design loop. As reported from the session by ServeTheHome and Tom’s Hardware, OpenAI showed measured block-level wins over a human baseline — 56% on a BF16 multiply, alongside a 10% smaller matrix-unit area — within a roughly nine-month path from RTL to tapeout. This is an example of loop engineering: designing the objectives, actions, evaluators, state, and failure-handling mechanisms that connect each result to the next design change.

핫칩스 2026(Hot Chips 2026)에서 오픈AI(OpenAI)는 AI를 설계 루프에 내장한 추론용 ASIC인 할라페뇨(Jalapeño)를 발표했습니다. 세션 현장에서 서브더홈(ServeTheHome)과 톰스 하드웨어(Tom’s Hardware) 등이 보도한 바에 따르면, 오픈AI는 RTL에서 테이프아웃까지 약 9개월의 기간 동안 인간의 기준선 대비 블록 수준에서 측정 가능한 성능 향상(BF16 곱셈 연산에서 56% 향상, 매트릭스 유닛 면적 10% 축소)을 달성했다고 밝혔습니다. 이는 각 결과를 다음 설계 변경으로 연결하는 목표, 작업, 평가기, 상태, 실패 처리 메커니즘을 설계하는 루프 엔지니어링(loop engineering)의 한 사례입니다.

Agentrys has applied this approach to XiangShan, a Linux-class RISC-V processor, with the goal of improving performance, power, and area for a specific workload. The workflow autonomously proposed and evaluated design changes using correctness checks, synthesis, place-and-route, and timing analysis. In eight hours, it found a configuration that improved throughput by 40% while reducing power by 28% and area by 10% relative to the reference design.

에전트리스(Agentrys)는 특정 워크로드에 대한 성능, 전력, 면적(PPA)을 개선하는 것을 목표로 리눅스급 RISC-V 프로세서인 샹산(XiangShan)에 이 접근 방식을 적용했습니다. 이 워크플로는 정합성 검증, 합성, 배치 및 배선(place-and-route), 타이밍 분석을 사용하여 설계 변경을 자율적으로 제안하고 평가했습니다. 그 결과 8시간 만에 기준 설계 대비 처리량을 40% 향상시키면서도 전력을 28%, 면적을 10% 절감하는 설정을 찾아냈습니다.

The figure at the top of this post summarizes these substantial results. Agentrys has published an “extend the frontier” case study that describes this work in some detail, which is transforming chip optimization. A link is coming but first let’s summarize the key items that are covered in this important piece as we learn how Agentrys shows the way with agentic loop engineering.

이 글의 상단에 있는 그림은 이러한 상당한 결과를 요약하고 있습니다. 에전트리스는 칩 최적화를 변화시키고 있는 이 연구를 상세히 설명하는 ‘한계 확장(extend the frontier)’ 사례 연구를 발표했습니다. 관련 링크가 곧 제공될 예정이지만, 먼저 에전트리스가 에이전틱 루프 엔지니어링(agentic loop engineering)의 방향을 어떻게 제시하는지 보여주는 이 중요한 글에서 다루는 핵심 사항들을 요약해 보겠습니다.

From AI Assistance to Autonomous Chip Design

Artificial intelligence is rapidly moving beyond assisting semiconductor engineers with individual tasks. A new approach, known as agentic loop engineering, promises to transform chip design by enabling AI systems to autonomously explore architectural alternatives, modify RTL implementations, evaluate results, and continuously improve designs with minimal human intervention.

인공지능은 반도체 엔지니어가 개별 작업을 보조하는 단계를 빠르게 넘어서고 있습니다. 에이전틱 루프 엔지니어링으로 알려진 새로운 접근 방식은 AI 시스템이 최소한의 인간 개입만으로 아키텍처 대안을 자율적으로 탐색하고, RTL 구현을 수정하며, 결과를 평가하고, 설계를 지속적으로 개선할 수 있도록 함으로써 칩 설계에 변혁을 가져올 것으로 기대됩니다.

In the new case study, Agentrys demonstrates how this approach can be extended into a coordinated, autonomous design optimization workflow. Using its Agentrys Studio Platform, the company applied agentic loop engineering to XiangShan.  In just eight hours, the workflow identified the substantial improvements discussed above when compared with an expert-tuned reference design.

에전트리스는 새로운 사례 연구를 통해 이 접근 방식이 어떻게 조율되고 자율적인 설계 최적화 워크플로로 확장될 수 있는지 보여줍니다. 회사는 자사의 에전트리스 스튜디오 플랫폼(Agentrys Studio Platform)을 사용하여 샹산 프로세서에 에이전틱 루프 엔지니어링을 적용했습니다. 전문가가 수동으로 튜닝한 기준 설계와 비교했을 때, 이 워크플로는 불과 8시간 만에 앞서 언급한 상당한 개선을 이뤄냈습니다.

These improvements demonstrate the potential of AI-driven optimization to explore design alternatives that conventional engineering approaches might overlook. What follows are some of the topics covered in the case study.

이러한 개선은 기존 엔지니어링 접근 방식이 놓칠 수 있는 설계 대안을 탐색하는 데 있어 AI 기반 최적화의 잠재력을 보여줍니다. 이하에서는 해당 사례 연구에서 다루고 있는 주요 주제들을 살펴봅니다.

The Challenge: Navigating an Enormous Design Space

Modern processor design requires engineers to balance competing performance, power, and area (PPA) objectives. Increasing execution resources can improve instruction throughput but may increase power consumption, silicon area, and critical-path delays. Reducing resources can save energy but potentially compromise performance.

현대 프로세서 설계는 엔지니어가 상충하는 성능, 전력, 면적(PPA) 목표의 균형을 맞추도록 요구합니다. 실행 리소스를 늘리면 명령어 처리량은 향상될 수 있지만 전력 소비, 실리콘 면적, 임계 경로 지연이 증가할 수 있습니다. 반대로 리소스를 줄이면 에너지를 절약할 수 있지만 성능이 저하될 잠재적 위험이 있습니다.

These trade-offs become especially difficult when thousands of architectural parameters interact. The XiangShan processor presented a demanding test case. Its design contained approximately 143,000 lines of Chisel code across 528 source files, with 3,284 adjustable parameters organized into 17 microarchitectural subsystems.

수천 개의 아키텍처 매개변수가 상호작용할 때 이러한 상충 관계(트레이드오프)는 특히 다루기 어려워집니다. 샹산 프로세서는 까다로운 테스트 사례를 제공했습니다. 이 프로세서의 설계는 528개의 소스 파일에 걸쳐 약 143,000줄의 치젤(Chisel) 코드를 포함하고 있었으며, 17개의 마이크로아키텍처 하위 시스템으로 구성된 3,284개의 조절 가능한 매개변수를 가지고 있었습니다.

The primary benchmark was GAP BFS, a graph-processing workload characterized by irregular memory accesses. Approximately 88% of execution cycles were spent stalled on memory. This created an important optimization opportunity: processor structures contributing relatively little to workload performance could potentially be reduced or redesigned to save power and area.

주요 벤치마크는 불규칙한 메모리 액세스가 특징인 그래프 처리 워크로드인 GAP BFS였습니다. 실행 사이클의 약 88%가 메모리 대기 상태에 소요되었습니다. 이는 워크로드 성능에 상대적으로 기여도가 낮은 프로세서 구조를 축소하거나 재설계하여 전력과 면적을 절약할 수 있는 중요한 최적화 기회를 제공했습니다.

Rather than manually exploring thousands of possible configurations, Agentrys used autonomous agents to identify and evaluate promising alternatives.

에전트리스는 수천 가지의 가능한 설정을 수동으로 탐색하는 대신, 자율 에이전트를 사용하여 유망한 대안을 식별하고 평가했습니다.

Two Interconnected Optimization Loops

The key architectural innovation is a system of two tightly coupled optimization loops.

핵심 아키텍처 혁신은 긴밀하게 결합된 두 개의 최적화 루프 시스템입니다.

The outer loop optimizes microarchitecture. It explores choices such as pipeline widths, cache configurations, queue depths, and register-file sizes. By reducing the dimensionality of the parameter space and using predictive models, the system concentrates expensive physical-design evaluations on candidates most likely to improve PPA.

외부 루프(outer loop)는 마이크로아키텍처를 최적화합니다. 파이프라인 폭, 캐시 구성, 큐 깊이, 레지스터 파일 크기 등의 선택지를 탐색합니다. 매개변수 공간의 차원을 줄이고 예측 모델을 사용함으로써, 시스템은 PPA를 개선할 가능성이 가장 높은 후보에 대해 비용이 많이 드는 물리적 설계 평가를 집중적으로 수행합니다.

The inner loop optimizes RTL implementation. It identifies inefficient hardware structures through switching-activity analysis and applies targeted transformations, including clock gating, operand isolation, dataflow bypass, register forwarding, retiming, and removal of unnecessary logic.

내부 루프(inner loop)는 RTL 구현을 최적화합니다. 스위칭 활동 분석을 통해 비효율적인 하드웨어 구조를 식별하고, 클럭 게이팅(clock gating), 오퍼랜드 고립(operand isolation), 데이터플로우 바이패스, 레지스터 포워딩, 재타이밍(retiming), 불필요한 로직 제거 등의 표적화된 변환을 적용합니다.

These loops operate cooperatively rather than independently. The case study details how this is achieved. The result is a continuously improving exploration process that learns from previous evaluations instead of restarting with each configuration.

이 루프들은 독립적으로 작동하지 않고 상호 협력적으로 작동합니다. 사례 연구는 이것이 어떻게 달성되는지 자세히 설명합니다. 그 결과 각 설정마다 처음부터 다시 시작하는 대신 이전 평가에서 학습하는 지속적으로 개선되는 탐색 프로세스가 만들어집니다.

Physical Results, Not Just AI Predictions

A major challenge with AI-driven design optimization is ensuring that proposed improvements translate into functioning silicon implementations. Agentrys addresses this through a shared evaluation workflow incorporating compilation, correctness checking, cycle-accurate simulation, synthesis, physical implementation, and timing and power analysis.

AI 기반 설계 최적화의 주요 과제는 제안된 개선 사항이 실제 작동하는 실리콘 구현으로 이어지도록 보장하는 것입니다. 에전트리스는 컴파일, 정합성 검증, 사이클 정확(cycle-accurate) 시뮬레이션, 합성, 물리적 구현, 타이밍 및 전력 분석을 통합한 공유 평가 워크플로를 통해 이 문제를 해결합니다.

Candidates that fail required checks are rejected before advancing. This distinction matters because designs that appear attractive at the architectural level can fail to meet timing once implementation effects are considered.

필수 검증을 통과하지 못한 후보는 다음 단계로 나아가지 못하고 거부됩니다. 이 구분이 중요한 이유는 아키텍처 수준에서는 매력적으로 보이는 설계라 하더라도 구현 측면이 고려되면 타이밍을 맞추지 못할 수 있기 때문입니다.

The workflow uses predictive models to select promising candidates, but final optimization decisions are grounded in implementation measurements rather than predictions alone. With approximately 50 physical evaluations, the system explored enough of the design space to identify a significantly improved set of alternatives.

이 워크플로는 유망한 후보를 선별하기 위해 예측 모델을 사용하지만, 최종 최적화 결정은 단순한 예측이 아니라 구현 측정값을 바탕으로 이루어집니다. 약 50회의 물리적 평가를 통해 시스템은 설계 공간을 충분히 탐색하여 크게 개선된 대안 세트를 찾아냈습니다.

The Results: Better Performance with Lower Power and Area

The optimized XiangShan configuration achieved improvements across several critical metrics. These are summarized in the figure below.

최적화된 샹산 설정은 여러 핵심 지표에서 개선을 이루어냈습니다. 이는 아래 그림에 요약되어 있습니다.

Importantly, the optimized configuration satisfied a 1.5 GHz timing objective that the reference configuration could not meet. The system also identified multiple viable designs representing different trade-offs among performance, power, frequency, and area.

중요한 것은, 최적화된 설정이 기준 설정에서는 충족할 수 없었던 1.5 GHz 타이밍 목표를 달성했다는 점입니다. 또한 시스템은 성능, 전력, 주파수, 면적 간의 서로 다른 트레이드오프를 나타내는 여러 개의 실행 가능한 설계를 식별했습니다.

This collection, known as a Pareto frontier, enables engineers to select the configuration best aligned with their product requirements rather than accepting a single supposedly optimal result. For example, another configuration achieved approximately 0.84 W power consumption and 0.134 mm² area at 1.5 GHz, trading some throughput for lower energy requirements.

파레토 프론티어(Pareto frontier)로 알려진 이 집합을 통해 엔지니어들은 단일한 가상의 최적 결과물을 맹목적으로 받아들이는 대신, 제품 요구사항에 가장 잘 부합하는 설정을 선택할 수 있습니다. 예를 들어 또 다른 설정은 1.5 GHz에서 약 0.84W의 전력 소비와 0.134mm²의 면적을 달성하여, 약간의 처리량을 희생하는 대신 더 낮은 에너지 요구사항을 충족했습니다.

A New Model for Semiconductor Engineering

The implications extend beyond a single RISC-V processor. Agentrys Studio separates its orchestration framework from the underlying architecture, workloads, design tools, and implementation targets. This creates a framework that can incorporate proprietary RTL, commercial EDA tools, internal engineering scripts, and specialized AI agents.

그 파급 효과는 단일 RISC-V 프로세서를 넘어섭니다. 에전트리스 스튜디오는 오케스트레이션 프레임워크를 기본 아키텍처, 워크로드, 설계 도구, 구현 타겟으로부터 분리합니다. 이를 통해 독자적인 RTL, 상용 EDA 도구, 내부 엔지니어링 스크립트, 특화된 AI 에이전트를 통합할 수 있는 프레임워크가 만들어집니다.

The study used an open-source ASIC implementation environment, but the platform architecture is designed to support other toolchains and FPGA targets.

이 연구에서는 오픈소스 ASIC 구현 환경을 사용했지만, 플랫폼 아키텍처는 다른 툴체인과 FPGA 타겟도 지원하도록 설계되었습니다.

The broader opportunity is to shift engineering effort away from repetitive trial-and-error optimization and toward defining objectives, constraints, evaluation methodologies, and architectural priorities. Engineers establish what the design must accomplish. Autonomous agents explore how best to accomplish it.

더 넓은 기회는 반복적인 시행착오 최적화에서 벗어나 목표, 제약 조건, 평가 방법론, 아키텍처 우선순위를 정의하는 데 엔지니어링 역량을 집중하는 것입니다. 엔지니어는 설계가 달성해야 할 바를 정의하고, 자율 에이전트는 이를 가장 잘 달성할 방법을 탐색합니다.

The Future Is Continuous, Autonomous Optimization

Agentic loop engineering represents an important evolution in AI-enabled semiconductor development. Rather than using AI simply to generate RTL or recommend changes, this approach creates an integrated system capable of proposing, implementing, measuring, and refining designs through repeated feedback.

에전틱 루프 엔지니어링은 AI 기반 반도체 개발의 중요한 진화를 나타냅니다. 단순히 AI를 사용하여 RTL을 생성하거나 변경 사항을 권장하는 것을 넘어, 이 접근 방식은 반복적인 피드백을 통해 설계를 제안, 구현, 측정, 정제할 수 있는 통합 시스템을 만들어냅니다.

The XiangShan demonstration illustrates what becomes possible when architectural exploration, RTL optimization, verification, and physical analysis operate within a coordinated autonomous workflow.

샹산 시연은 아키텍처 탐색, RTL 최적화, 검증, 물리적 분석이 조율된 자율 워크플로 내에서 작동할 때 어떤 일이 가능한지 보여줍니다.

While results will vary across workloads, technologies, and architectures, the central message is compelling: AI’s greatest contribution to chip design may come not from individual design recommendations, but from its ability to orchestrate and continuously improve the entire optimization process.

결과는 워크로드, 기술, 아키텍처에 따라 다르겠지만 핵심 메시지는 명확합니다. 칩 설계에 대한 AI의 가장 큰 기여는 개별적인 설계 권고사항에서 나오는 것이 아니라, 전체 최적화 프로세스를 조율하고 지속적으로 개선하는 능력에서 비롯될 수 있다는 점입니다.

That could fundamentally change how future chips are designed—and how quickly engineers can discover better implementations.

이는 미래의 칩이 설계되는 방식, 그리고 엔지니어들이 더 나은 구현 방식을 발견하는 속도를 근본적으로 바꿀 수 있습니다.

To Learn More

I have just covered a high-level summary of this important work here. To get the whole story, download the new Agentrys case study here. And that’s how Agentrys shows the way with agentic loop engineering.

여기서는 이 중요한 연구의 개략적인 요약만 다루었습니다. 전체 내용을 확인하려면 여기에서 새로운 에전트리스 사례 연구를 다운로드하시기 바랍니다. 이것이 바로 에전트리스가 에전틱 루프 엔지니어링의 길을 제시하는 방식입니다.