TSMC’s CoWoS Capacity to Double by 2028—and Rivals Will Still Win Orders
TSMC reportedly plans to double its Chip-on-Wafer-on-Substrate capacity from approximately 130,000 300mm-equivalent wafers per month at the end of 2026 to 260,000 by 2028. The estimate is not formal company guidance and should be treated as a supply-chain projection. Nevertheless, the direction is consistent with TSMC’s aggressive investment in advanced packaging and indicates that artificial-intelligence infrastructure demand is evolving from a temporary shortage into a multiyear capacity cycle.
보도에 따르면 TSMC는 칩온웨이퍼온서브스트레이트(CoWoS) 생산 능력을 2026년 말 월 약 13만 장(300mm 웨이퍼 환산 기준)에서 2028년까지 26만 장으로 두 배 늘릴 계획입니다. 이 수치는 공식적인 회사 가이던스가 아니며 공급망 전망치로 보아야 합니다. 그럼에도 불구하고 이 방향성은 첨단 패키징에 대한 TSMC의 공격적인 투자 기조와 일치하며, 인공지능(AI) 인프라 수요가 일시적인 공급 부족 국면을 넘어 다년간의 설비 투자 사이클로 진화하고 있음을 보여줍니다.
CoWoS is a family of 2.5D packaging technologies that places logic dies—such as GPUs or custom accelerators—and high-bandwidth memory on a silicon interposer or redistribution-layer structure. The components communicate through dense, short interconnects before the assembly is mounted on an organic substrate. Compared with routing signals across a conventional circuit board, this architecture provides much higher bandwidth, lower latency and better energy efficiency.
CoWoS는 GPU나 커스텀 가속기 같은 로직 다이와 고대역폭 메모리(HBM)를 실리콘 인터포저 또는 재배선(RDL) 구조 위에 배치하는 2.5차원(2.5D) 패키징 기술군입니다. 이 컴포넌트들은 어셈블리가 유기 기판에 실장되기 전에 조밀하고 짧은 상호 연결을 통해 통신합니다. 기존 회로 기판을 가로질러 신호를 라우팅하는 방식에 비해, 이 아키텍처는 훨씬 더 높은 대역폭, 더 낮은 지연 시간, 그리고 향상된 에너지 효율을 제공합니다.
That makes advanced packaging essential to AI performance. Leading accelerators require several HBM stacks to keep thousands of compute units supplied with data. A faster processor has limited value if memory bandwidth, interconnect density or power delivery cannot scale with it. CoWoS therefore is not simply the final step after wafer fabrication; it increasingly determines how much useful compute can be extracted from leading-edge silicon.
이로 인해 첨단 패키징은 AI 성능의 필수 요소가 됩니다. 선도적인 가속기들은 수천 개의 연산 유닛에 지속적으로 데이터를 공급하기 위해 여러 개의 HBM 스택을 필요로 합니다. 메모리 대역폭, 상호 연결 밀도, 또는 전력 공급이 프로세서와 발맞추어 확장되지 못한다면 더 빠른 프로세서의 가치도 제한될 수밖에 없습니다. 따라서 CoWoS는 단순히 웨이퍼 제조 이후의 마지막 단계를 넘어, 최첨단 실리콘으로부터 얼마나 유용한 연산 능력을 끌어낼 수 있는지를 점점 더 결정짓고 있습니다.
Package dimensions are also expanding. TSMC says it certified a CoWoS solution supporting interposers measuring 5.5 times the maximum mask or reticle area in 2025, with volume production planned for 2026. Larger packages can accommodate more compute chiplets, input/output dies and HBM stacks, but they consume more interposer area and packaging resources per device. Consequently, doubling wafer-equivalent capacity does not necessarily double the number of completed accelerators. TSMC’s 2025 annual report also identifies CoWoS, InFO and SoIC as central technologies for large-scale, power-efficient integration.
패키지 크기 역시 확장되고 있습니다. TSMC는 2025년에 최대 마스크(또는 레티클) 면적의 5.5배에 달하는 인터포저를 지원하는 CoWoS 솔루션을 인증했으며, 2026년 양산을 목표로 하고 있다고 밝혔습니다. 더 큰 패키지는 더 많은 연산 칩렛, 입출력(I/O) 다이, HBM 스택을 수용할 수 있지만, 장치당 더 많은 인터포저 면적과 패키징 자원을 소모합니다. 결과적으로 웨이퍼 환산 생산 능력이 두 배로 늘어난다고 해서 완성된 가속기의 수량이 곧바로 두 배가 되는 것은 아닙니다. TSMC의 2025년 연차보고서에서도 CoWoS, InFO, SoIC는 대규모 전력 효율적 통합을 위한 핵심 기술로 명시되어 있습니다.
The expansion should help Nvidia, AMD and custom-ASIC developers raise shipments, yet it may not eliminate the shortage. AI clusters are moving toward larger multi-die packages, while hyperscalers are developing internal accelerators alongside purchases of merchant GPUs. Demand is therefore increasing in both volume and packaging intensity. Yield management, HBM availability, substrates, thermal solutions and testing capacity can remain bottlenecks even when nominal CoWoS output rises.
이번 생산 능력 확충은 엔비디아, AMD, 커스텀 ASIC 개발사들의 출하량 증대를 도울 것이지만, 공급 부족을 완전히 해소하지는 못할 수도 있습니다. AI 클러스터는 점점 더 대형화되는 멀티 다이 패키지로 진화하고 있으며, 하이퍼스칼러들은 상용 GPU를 구매하는 동시에 자체 가속기를 개발하고 있습니다. 따라서 수요는 물량과 패키징 집약도 양쪽 모두에서 증가하고 있습니다. 명목상의 CoWoS 생산량이 늘어나더라도 수율 관리, HBM 가용성, 기판, 쿨링(방열) 솔루션, 그리고 테스트 역량은 여전히 병목 현상으로 남을 수 있습니다.
This imbalance creates an opening for Intel Foundry. Intel’s Embedded Multi-die Interconnect Bridge places small silicon bridges inside the package substrate instead of using a large interposer beneath every die. Foveros adds vertical die stacking, while EMIB-T combines bridge-based connections with through-silicon vias for improved signal and power delivery. These technologies are not drop-in replacements for every CoWoS design; customers must qualify physical interfaces, assembly processes, thermal behavior and reliability. But they offer an alternative route for new custom accelerators. Intel has confirmed that its advanced-packaging portfolio includes EMIB, EMIB-T and Foveros, while MediaTek has publicly said it supports both Intel and TSMC packaging platforms.
이러한 불균형은 인텔 파운드리(Intel Foundry)에게 기회의 문을 열어줍니다. 인텔의 임베디드 다이간 인터커넥트 브리지(EMIB) 기술은 모든 다이 아래에 커다란 인터포저를 사용하는 대신 패키지 기판 내부에 작은 실리콘 브리지를 매립합니다. 포베로스(Foveros)는 수직적 다이 적층을 구현하며, EMIB-T는 브리지 기반 연결과 실리콘 관통 전극(TSV)을 결합하여 신호 및 전력 공급을 개선합니다. 이러한 기술들이 모든 CoWoS 설계를 그대로 대체하는 것은 아니며, 고객사들은 물리적 인터페이스, 조립 공정, 열적 거동, 신뢰성을 검증해야 합니다. 하지만 이들은 새로운 커스텀 가속기를 위한 대안 경로를 제공합니다. 인텔은 첨단 패키징 포트폴리오에 EMIB, EMIB-T, 포베로스가 포함되어 있음을 확인했으며, 미디어텍(MediaTek)은 인텔과 TSMC의 패키징 플랫폼을 모두 지원한다고 공개적으로 밝힌 바 있습니다.
Outsourced semiconductor assembly and test providers should capture spillover as well. ASE, Amkor and other OSAT companies can perform portions of package assembly, bumping, substrate integration and final testing, either through cooperation with foundries or through competing 2.5D platforms. Amkor’s Arizona advanced-packaging campus, scheduled to begin production in 2028, illustrates how packaging demand is also encouraging geographic diversification.
외주 반도체 패키지 테스트(OSAT) 기업들도 반사 이익을 거둘 것입니다. ASE, 암코어(Amkor) 등의 OSAT 기업들은 파운드리와의 협력을 통하거나 경쟁력 있는 2.5D 플랫폼을 통해 패키지 조립, 범핑, 기판 통합, 최종 테스트의 일부를 수행할 수 있습니다. 2028년 양산 개시 예정인 암코어의 애리조나 첨단 패키징 캠퍼스는 패키징 수요가 어떻게 지리적 다변화까지 유도하고 있는지를 잘 보여줍니다.
Bottom line: Semiconductor leadership is no longer defined solely by transistor density. The ability to combine heterogeneous dies, HBM and high-speed interfaces at acceptable yield and cost now determines accelerator supply. TSMC’s expansion reinforces its leadership, but persistent demand gives Intel and OSAT providers something equally valuable—production orders, customer qualifications and the opportunity to become permanent second sources rather than temporary overflow suppliers.
요약하자면: 반도체 리더십은 더 이상 트랜지스터 밀도만으로 정의되지 않습니다. 허용 가능한 수율과 비용으로 이기종 다이, HBM, 고속 인터페이스를 결합하는 능력이 이제 가속기 공급을 좌우합니다. TSMC의 생산 확충은 그들의 주도권을 공고히 하지만, 지속적인 수요는 인텔과 OSAT 공급업체들에게 임시방편의 초과 공급 업체가 아닌 영구적인 제2의 공급처(second source)가 될 수 있는 기회, 즉 생산 주문과 고객사 검증이라는 대단히 가치 있는 보상을 안겨줍니다.
We will get an update next week at the TSMC OIP Forum but this is where we are at today. Simply incredible, absolutely.
다음 주 TSMC OIP 포럼에서 최신 소식이 전해지겠지만, 현재 시장의 상황은 대략 이렇습니다. 정말이지 믿기 어려울 정도로 놀라운 흐름입니다.
