TSMC’s Patent and the Harsh Realities of 3D DRAM Competition
Discussions around TSMC’s vertical DRAM patents raise an intriguing question: could the world’s leading foundry eventually challenge established memory manufacturers? The curiosity is understandable. Patent disclosures involving vertical transistors and integrated capacitors show that TSMC is exploring architectures relevant to future memory scaling. But technical exploration and commercial market entry are different milestones, separated by enormous manufacturing and economic hurdles.
TSMC의 수직형 DRAM 특허를 둘러싼 논의는 흥미로운 질문을 던집니다. 과연 세계 1위 파운드리가 결국 기존의 메모리 제조사들에게 도전장을 내밀 수 있을까요? 이러한 호기심은 충분히 이해할 수 있습니다. 수직형 트랜지스터와 집적 커패시터가 포함된 특허 공개 건들은 TSMC가 미래 메모리 미세화(scaling)와 관련된 아키텍처를 탐색하고 있음을 보여줍니다. 그러나 기술적 탐색과 상용 시장 진입은 막대한 제조상 및 경제적 난관이라는 거대한 장벽으로 나뉘어 있는 서로 다른 마일스톤입니다.
Precision matters when interpreting the patent itself. “US @2022” does not uniquely identify a document. One relevant TSMC application, US20220359529A1, published in November 2022, describes a vertical-channel transistor integrated with a hybrid trench-and-stacked capacitor. Another, filed in May 2022 and published as US20230240066A1, places a capacitor directly above a vertical gate-all-around transistor. These disclosures should not be merged into a single architecture or treated as product announcements.
특허 자체를 해석할 때는 정밀성이 요구됩니다. “US @2022”는 특정 문서를 고유하게 식별하지 못합니다. 관련 있는 TSMC의 한 특허 출원인 US20220359529A1(2022년 11월 공개)은 하이브리드 트렌치 및 적층형 커패시터와 통합된 수직 채널 트랜지스터를 설명하고 있습니다. 2022년 5점에 출원되어 US20230240066A1로 공개된 또 다른 출원 건은 수직형 게이트올어라운드(GAA) 트랜지스터 바로 위에 커패시터를 배치하는 내용을 담고 있습니다. 이러한 공개 건들을 하나의 단일 아키텍처로 통합하거나 제품 출시 발표로 간주해서는 안 됩니다.
Their significance is nevertheless real. They demonstrate exploration of ways to reduce memory-cell footprint and integrate storage structures vertically. They do not establish TSMC’s production readiness, investment commitment, or intention to sell commodity DRAM. A plausible interpretation is that such research preserves options for embedded memory, logic-memory integration, or future customer requirements. That remains an inference, rather than a disclosed commercial strategy.
그럼에도 불구하고 이들의 의미는 명실상부합니다. 이는 메모리 셀의 면적을 줄이고 스토리지 구조를 수직으로 통합하는 방식을 탐색하고 있음을 보여줍니다. 이것이 TSMC의 양산 준비 완료, 투자 약속, 혹은 범용 DRAM 판매 의도를 확정해 주는 것은 아닙니다. 타당한 해석 중 하나는 이러한 연구가 임베디드 메모리, 로직-메모리 통합, 또는 향후 고객 요구 사항을 위한 옵션을 보존하기 위한 것이라는 점입니다. 이는 구체적인 상용화 전략이라기보다는 하나의 추론에 가깝습니다.
The broader competitive story concerns how DRAM can continue scaling. SK hynix has publicly identified both a 4F² vertical-gate platform and 3D DRAM as future directions. Crucially, these are related but distinct concepts: a smaller cell footprint does not automatically mean multiple active memory layers. Likewise, stacking completed DRAM dies in HBM differs from building vertically repeated cells within a memory array.
더 넓은 관점의 경쟁 스토리는 DRAM이 어떻게 계속해서 미세화를 이뤄낼 수 있는가에 관한 것입니다. SK하이닉스는 4F² 수직 게이트 플랫폼과 3D DRAM을 모두 미래 방향성으로 공식화한 바 있습니다. 여기서 중요한 점은 이들이 관련되어 있으면서도 서로 다른 개념이라는 사실입니다. 셀 면적이 작아진다고 해서 곧바로 여러 개의 활성 메모리 층을 의미하는 것은 아닙니다. 마찬가지로, HBM에서 완성된 DRAM 다이를 적층하는 것은 메모리 어레이 내부에 수직으로 반복되는 셀을 구축하는 것과는 다릅니다.
For SK hynix, Samsung, Micron, and any prospective entrant, the decisive challenge is converting structural promise into reliable, affordable bits. A compelling cross-section is only the beginning. Engineers must make the transistor, capacitor, interconnects, and surrounding circuitry work together across large arrays, manufacturing variations, operating temperatures, and repeated production cycles.
SK하이닉스, 삼성전자, 마이크론, 그리고 잠재적 진입자 모두에게 결정적인 과제는 구조적 가능성을 신뢰성 있고 합리적인 가격의 비트(bit)로 전환하는 것입니다. 매력적인 단면도는 시작에 불과합니다. 엔지니어들은 대규모 어레이, 제조 공정상의 편차, 작동 온도, 그리고 반복되는 생산 주기에 걸쳐 트랜지스터, 커패시터, 상호연결, 그리고 주변 회로들이 함께 원활하게 작동하도록 만들어야 합니다.
The first obstacle is electrical control. An access transistor must deliver enough current for fast operation while limiting leakage sufficiently to preserve stored charge. Dense vertical arrangements also make interactions between neighboring structures harder to manage. SK hynix’s research on bit-line shielding and back-gate control illustrates how much engineering can sit behind an apparently simple reduction in cell area.
첫 번째 장애물은 전기적 제어입니다. 액세스 트랜지스터는 빠른 동작을 위해 충분한 전류를 공급하는 동시에, 저장된 전하를 보존하기 위해 누설 전류를 충분히 제한해야 합니다. 또한 고밀도의 수직 배열은 인접한 구조물들 간의 상호작용을 관리하기 더욱 어렵게 만듭니다. 비트라인 실딩과 백게이트 제어에 대한 SK하이닉스의 연구는 겉보기에는 단순해 보이는 셀 면적 축소 뒤에 얼마나 많은 엔지니어링 기술이 숨어 있는지 잘 보여줍니다.
The second obstacle is capacitor integration. Shrinking the footprint does not remove the need for a readable charge-storage signal. Designers must balance capacitance, dielectric leakage, breakdown reliability, and fabrication complexity. Vertical geometry offers additional surface area, but it also demands consistent deposition, etching, and electrical connections in increasingly confined spaces. Every additional structural advantage introduces another integration problem that must be solved.
두 번째 장애물은 커패시터 통합입니다. 면적을 줄인다고 해서 읽어낼 수 있는 전하 저장 신호의 필요성이 사라지는 것은 아닙니다. 설계자들은 정전 용량(capacitance), 유전체 누설, 절연 파괴 신뢰성, 그리고 제조 복잡성 사이의 균형을 맞추어야 합니다. 수직형 기하는 추가적인 표면적을 제공하지만, 동시에 갈수록 협소해지는 공간에서 일관된 증착(deposition), 식각(etching), 그리고 전기적 연결을 요구합니다. 구조적 이점이 하나 늘어날 때마다 해결해야 할 통합 문제도 하나씩 늘어납니다.
The third obstacle is manufacturing economics. Additional layers can increase nominal density while adding process steps, inspection requirements, and opportunities for defects. Thermal budgets constrain which materials and fabrication sequences can coexist. Bonding approaches introduce their own alignment and interface requirements. The relevant commercial measure is therefore cost per usable, qualified bit, rather than the number of cells drawn into a proposed structure.
세 번째 장애물은 제조 경제성입니다. 추가적인 층(layer)은 명목상 밀도를 높일 수 있지만, 동시에 공정 단계, 검사 요구 사항, 그리고 결함 발생 가능성을 증가시킵니다. 열 예산(thermal budget)은 공존할 수 있는 소재와 제조 순서를 제약합니다. 본딩 접근 방식은 자체적인 정렬 및 인터페이스 요구 사항을 수반합니다. 따라서 관련 상용화 지표는 제안된 구조에 그려진 셀의 개수가 아니라, 사용 가능하고 품질이 검증된 비트당 원가(cost per usable, qualified bit)가 됩니다.
This is why the patent discussion matters beyond speculation about TSMC. If conventional DRAM scaling becomes more difficult, architectural transitions could influence memory capacity, power consumption, supply economics, and the cost of computing. Yet higher density alone cannot guarantee greater bandwidth or lower system energy. Those outcomes also depend on peripheral circuits, interfaces, packaging, and how memory connects to processors.
이것이 바로 특허에 대한 논의가 TSMC에 대한 단순한 추측을 넘어 중요한 이유입니다. 기존의 DRAM 미세화가 더욱 어려워질 경우, 아키텍처의 전환은 메모리 용량, 전력 소비, 공급 경제성, 그리고 컴퓨팅 비용에 영향을 미칠 수 있습니다. 하지만 고밀도 그 자체만으로는 더 큰 대역폭이나 더 낮은 시스템 에너지를 보장할 수 없습니다. 그러한 결과는 주변 회로, 인터페이스, 패키징, 그리고 메모리가 프로세서와 연결되는 방식에 따라서도 좌우되기 때문입니다.
Bottom line: TSMC’s disclosures deserve attention as evidence of technical exploration. Their larger lesson is that future DRAM leadership will require architecture, materials, process integration, and manufacturing discipline to advance together. Established memory companies bring accumulated production experience; potential challengers may bring different integration strengths. The winners will be those that turn promising structures into dependable products at competitive cost. That is where 3D DRAM competition becomes consequential.
요약하자면: TSMC의 특허 공개는 기술 탐색의 증거로서 주목할 가치가 있습니다. 이들이 주는 더 큰 교훈은 향후 DRAM 리더십을 위해서는 아키텍처, 소재, 공정 통합, 그리고 제조 규율(discipline)이 함께 발전해야 한다는 점입니다. 기존 메모리 기업들은 축적된 양산 경험을 가지고 있으며, 잠재적 도전자들은 서로 다른 통합 강점을 가져올 수 있습니다. 승자는 유망한 구조를 경쟁력 있는 비용으로 신뢰할 수 있는 제품으로 전환하는 기업이 될 것입니다. 그것이 바로 3D DRAM 경쟁이 진정한 의미를 갖게 되는 지점입니다.
